RISC-V架構浮點運算單元的研究設計與UVM驗證

摘要： 分析了基于RISC-V架構的浮點運算單元設計方法和運行流程.以System Verilog為驗證語言,以VCS和Verdi為編譯仿真軟件,設計了多個底層UVM驗證組件,搭建了浮點運算單元的UVM驗證平臺.針對功能驗證點編寫測試用例,根據(jù)基礎情況和邊界情況的多種浮點運算場景配置測試參數(shù),進行了浮點運算單元的功能驗證,分析了驗證平臺運行數(shù)據(jù)報告、運算結果的Verdi波形、代碼覆蓋率... （共8頁）