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一種面向SDH應(yīng)用的低抖動(dòng)全數(shù)字鎖相環(huán)

微電子學(xué) 頁(yè)數(shù)： 7 2024-08-20
摘要： 為使同步數(shù)字體系(Synchronous Digital Hierarchy, SDH)設(shè)備獲得高質(zhì)量的時(shí)鐘信號(hào)源，提出了一種使用8 kHz輸入時(shí)鐘信號(hào)綜合出低抖動(dòng)9.72 MHz輸出時(shí)鐘信號(hào)的全數(shù)字鎖相環(huán)(All-Digital Phase-Locked Loop, ADPLL)。該ADPLL使用了一種新型的濾波式鑒相器，通過特定的算法實(shí)現(xiàn)了對(duì)極低占空比周期信號(hào)的相位檢測(cè)和比... （共7頁(yè)）

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